台積電 (2330-TW)(TSM-US) 上周五 (25 日) 舉辦 2024 年北美技術論壇，會中揭示最新先進封裝及 3D IC 技術，除了推出系統級晶圓 (SoW) 技術，將滿足超大規模資料中心未來對 AI 的需求，也預計 2026 年整合 CoWoS 封裝技術成為共同封裝光學元件(CPO)，將光連結直接導入封裝中。
台積電在論壇上宣布，該公司正研發 CoWoS（基板上晶圓上封裝）先進封裝技術的下個版本，打算在 2027 推出 12 個 HBM4E 堆疊的 120x120mm 晶片，可讓系統級封裝（SiP）增大兩倍以上，將達成 120x120mm 的超大封裝，功耗可達數千瓦。
根據採用的不同的矽中介層，台積電把 CoWoS 封裝技術分為 CoWoS-S、CoWoS-R 及 CoWoS-L 三種類型，CoWoS 能夠提高系統性能、降低功耗、縮小封裝尺寸，也為台積電在後續的封裝技術保持領先奠定了基礎。
下個版本的 CoWoS 所創建的矽中介層，尺寸是光掩模（Photomask）是 3.3 倍，可封裝邏輯電路、8 個 HBM3 或 HBM3E 記憶體堆疊、I / O 和其他小晶片（Chiplets），最高可達到 2831 平方毫米，最大基板尺寸為 80×80 毫米。據悉，超微 Instinct MI300X 和輝達的 B200 晶片均使用這項技術。
台積電計畫在 2026 年投產下一代 CoWoS-L，矽中介層尺寸可達到光掩模的 5.5 倍，可封裝邏輯電路、 12 個 HBM3 / HBM3E 記憶體堆疊、I / O 和其他芯粒（Chiplets），最高可達到 4719 平方毫米。這樣的 SiP 需要更大的基板，但此類處理器將無法使用 OAM(加速器模組)。
2027 年，台積電還打算在 2027 年繼續推進 CoWoS，該技術將使矽中介層的尺寸達到光掩模的 8 倍以上，這將使小晶片的空間達到 6864 平方毫米。該公司設想的設計發法之一有賴於四個系統級垂直堆疊晶片 (SoIC)，與 12 個 HBM4 記憶體堆疊跟額外的 I/O 晶片配對，肯定會消耗大量的電力，需要非常複雜的冷卻技術。
CoWoS-L 封裝技術的有三大主要功能。首先，在矽中介層中加入主動元件 LSI，提升晶片設計及封裝彈性，可以堆疊多達 12 顆 HBM3，成本比 CoWoS-S 還低，LSI 晶片可在每個產品中具有多種連接架構，也可以重複用於多個產品，其次可在高速傳輸中減少信號損失或失真，最後則是能在 SoC 晶片下方整合其他零件如集成被動元件 IPD。
CoWoS 是一種半導體的先進封裝技術，可以拆成 CoW 和 WoS，前者指的是晶片堆疊、WoS 則是將晶片堆疊在基板上，可提高晶片間的數據傳輸速度。
透過先進封裝技術的進步，半導體晶片製造商有望持續提升晶片效能，繞過 3 奈米製程逐漸遇到物理極限瓶頸的問題。
台積電總裁魏哲家日前曾表示，CoWoS 需求非常、非常強勁，該公司將在 2024 年擴充超過兩倍的 CoWoS 產能，但即便如此仍無法滿足 AI 客戶的半導體需求。
台積電今 (29) 日收漲 1.66% 至每股 795 台幣，在美 ADR 股價上周五也收高 1.26% 至每股 138.3 美元。
