ASIC 業者創意 (3443-TW) 宣布，藉助台積電 (2330-TW)(TSM-US) 先進 N3P 製程技術和 CoWoS 封裝技術，成功推出業界首款 UCIe 實體層晶片，實現 UCIe 規格定義中每通道 32 Gbps 的最高速度。
創意說，自家的 UCIe 32G IP 支援 UCIe 2.0，能提供每 1 公釐晶粒邊緣 10 Tbps (5 Tbps/mm 全雙工) 的驚人頻寬密度，可滿足 AI、高效能運算 (HPC)、xPU 和網路等應用領域。
創意指出，該測試晶片透過 CoWoS 中介層，配備多個南北向和東西向 IP 的晶粒予以互連，晶片測量結果顯示，其不僅能以 32Gbps 的速度穩健運轉，更呈現優異的水平和垂直眼圖開度。
為確保系統能順暢整合，創意運用 UCIe 串流協定開發出適用於 AXI、CXS 和 CHI 匯流排的橋接器，橋接器經過最佳化，具備高流量密度、低功耗、最低資料傳輸延遲，以及高效率的端對端流程控制等優異特色，可由傳統單晶片的晶片上網路 (NoC) 輕鬆轉換至以小晶片為基礎的架構。
此外，橋接器也支援動態電壓頻率調整 (DVFS)，能即時且獨立調整每個晶粒的電壓和頻率，且不會中斷資料流。
創意 UCIe IP 也備有多項進階可靠性功能，包括 UCIe Preventive Monitoring (預防性監控) 功能，以及由 proteanTecs 提供的整合式 I/O 訊號品質監控功能。這項技術可在無需重新訓練或中斷操作的情況下，對資料傳輸期間的訊號完整性進行不間斷的任務模式監控。
不僅可獨立監控每個訊號通道，還能即時偵測功耗和訊號完整性異常。如此即可及早辨識凸塊和傳輸線缺陷，藉此觸發修復演算法，以透過備援 I/O 取代接近臨界點的 I/O，從而防止系統故障。此一主動積極的方式可望大幅延長晶片的使用壽命，並強化系統可靠性。
創意致力突破效能限制，力圖進一步提高通道速度，同時降低功耗，創意 2024 年底成功完成第二代 UCIe IP 的設計定案，該設計可實現每通道 40 Gbps 的速度。這個新的版本整合了自適應電壓調節 (AVS) 技術，能提供近 2 倍的能源效率提升。
此外，專為配備矽穿孔 (TSV) 的 3D 整合 (SoIC) 打造的晶片面朝上版 UCIe-40G IP，預計將在未來幾個月內完成設計定案。放眼未來，目前開發中的創意電子第三代 UCIe IP (每通道速度達 64 Gbps) 可望於今年下半年底定設計定案。UCIe 產品線已針對各類型的 CoWoS 和後續的台積電 SoW-X 平台進行最佳化。
創意行銷長 Aditya Raina 表示，很高興宣布成功推出全球首個支援 32 Gbps 的 UCIe IP，採用台積電的 7 奈米、5 奈米和 3 奈米製程技術，建立了完備且經過矽驗證的 2.5D/3D 小晶片 IP 產品組合，提供超越 IP 的穩健解決方案。針對包括 CoWoS、InFO、與 TSMC-SoIC 等台積電 3DFabric 技術，創意電子將結合自身的設計專業能力、封裝設計、電氣和熱模擬、DFT 與生產測試能力，為客戶提供穩健且全方位的解決方案，協助他們縮短設計週期，快速推出人工智慧 (AI)/ 高效能運算 (HPC)/xPU / 網路等產品。
創意電子技術長 Igor Elkanovich 表示，我們致力推出效能最高、功耗最低的 2.5D/3D 小晶片及 HBM 介面 IP。2.5D 與 3D 封裝技術現在都趨向使用 HBM3E/4/4E、UCIe 和 UCIe-3D 介面，有助於開發出超越光罩尺寸限制的高度模組化處理器，進而為新一代的高效能運算鋪路。
