華為技術（Huawei Technologies）表示，已提出一條新的技術路徑，有望縮小與產業龍頭台積電 (2330-TW) (TSM-US) 之間的差距，甚至在缺乏最先進設備的情況下，實現先進半導體製造的突破。目前，台積電的製程能力，約領先華為及其代工夥伴中芯國際約 5 年。
華為半導體業務負責人何庭波於週一 (25 日) 指出，華為將憑藉自主研發的「LogicFolding」（邏輯折疊）技術，將於 2031 年前開始生產 1.4 奈米晶片；相較之下，台積電先前已宣布，於 2028 年啟動該製程晶片的量產。
若華為能成功實現 1.4 奈米半導體的大規模量產，這將打破業界的普遍共識，即必須使用荷蘭大廠艾司摩爾（ASML）最先進的極紫外光（EUV）微影設備，才能量產 5 奈米或更先進的晶片。此類半導體主要用於驅動當前最尖端的人工智慧（AI）技術。
奈米通常用來衡量晶片上電晶體的尺寸。電晶體愈微縮，單一晶片上能容納的數量就愈多，進而提升晶片的運算效能。而 ASML 的 EUV 設備，正是被視為電晶體持續微縮不可或缺的關鍵利器。
何庭波指出，2025 年推出麒麟 9030Pro 後，華為手機晶片進入效能「飽和區」。為此，華為基於以「時間縮微」取代「幾何縮微」的新定律，找到新的路徑，使手機晶片性能實現階躍式提升。
根據何庭波介紹，「麒麟 2026」手機晶片是邏輯摺疊技術的首次成功實施。它基於全新的自由邏輯設計理念，由單層擴展至了雙層，並實現晶體管密度等指標的大幅提升。
近年來摩爾定律面臨物理極限和經濟效益雙重挑戰。隨著晶體管「幾何縮微」放緩，成本紅利逐漸消退，如何跨越傳統工藝路徑的侷限，探索出一條全新可持續演進路線，以滿足當下呈指數級攀升的運算性能需求，已成為全球半導體行業亟待攻克的共同難題。
總部位於深圳的華為，在美國主導、多國參與的多年先進晶片與設備出口限制攻勢下，已然成為北京推動半導體自主化的急先鋒。這些制裁在一定程度上制約了中國在人工智慧領域的發展步伐。
華為於 9 月公布了一項為期三年的路線圖，計劃推出一系列 AI 晶片，以填補美方禁止晶片巨頭輝達 (NVDA-US) 向中國出口最先進半導體後所留下的市場真空。
