群創搶進台積電CoPoS供應鏈！玻璃基板、Chip-Last技術布局曝光　AI封裝迎新時代

隨著 AI 晶片尺寸持續擴大、異質整合需求快速攀升，先進封裝技術已成為半導體產業競逐焦點。台積電 (2330-TW) 積極推動下一代面板級封裝平台 CoPoS，而面板大廠群創 (3481-TW) 則憑藉大尺寸玻璃基板與面板級製程能力，逐步躍升為 CoPoS 供應鏈的重要合作夥伴。

群創近日更新 Chip-Last／CoPoS 技術應用圖，完整展示從系統級封裝（SiP）、Chiplets 異質整合，到 Networking、Server 及高效能運算（HPC）等 AI 應用的封裝技術布局，同時揭露從傳統有機基板、Fan-out RDL，到嵌入式核心 10M10P 多層 RDL 的演進方向。

從群創公布的技術示意圖可見，整體採用上下分層的架構設計。上半部以三大應用領域為主軸，涵蓋系統級封裝（SiP）、Chiplets 異質整合，以及 Networking、Server 與 HPC 等高效能運算應用；下半部則透過三種不同基板剖面，呈現先進封裝技術的發展脈絡，並以「Chip-Last／CoPoS」作為整體技術核心。

圖中也凸顯群創的布局方向，即結合 Chip-Last 製程與面板級扇出封裝（FOPLP），打造從消費性電子到 AI 高效能運算平台的完整封裝解決方案。

從技術架構來看，群創的設計思維採取「應用需求帶動封裝升級」的策略。不同應用場景對封裝能力提出不同要求，SiP 強調多功能整合與小型化；Chiplets 強調大晶片拆分後的高密度互連；HPC 則要求極致 I/O 密度、電源完整性（PDN）、熱管理與訊號完整性（SI）。

下方基板演進圖則回答了「如何實現」。透過更細 L/S、更薄基板、嵌入式核心與高層數 RDL，逐步突破傳統有機基板的物理限制。

SiP 鎖定消費電子　Chip-Last 提升高價晶片良率

在系統級封裝（SiP）部分，群創展示單面及雙面封裝架構，可將 CPU、記憶體、電源管理 IC 及 RF 元件整合於同一封裝內，並透過多層 RDL 重新分配層（Redistribution Layer）與 TSV、Micro-bump 等技術完成 3D 堆疊。

相較傳統 SoC 設計，SiP 可同時整合不同製程節點及不同材料晶片，例如矽（Si）、氮化鎵（GaN）及碳化矽（SiC），有效改善大型單晶片成本與良率問題。

此外，Chip-Last 流程先完成 RDL 基板，再貼裝已知良品，可降低高價 AI 晶片封裝風險，提高整體製造良率，也有助於 RF 模組、穿戴裝置、汽車電子及衛星通訊等應用發展。

Chiplets 成 AI 晶片主流　CoPoS 支援高速互連

隨著 AI 模型規模持續擴張，單一晶片面積逐漸逼近光罩尺寸限制，Chiplets 設計已成為業界主要發展方向。

Chiplets 透過將大型 SoC 拆分成多顆小晶片，再利用高密度 RDL 或矽橋（Silicon Bridge）重新整合，不僅提升良率，也兼顧成本與效能。

群創此次圖中也首次標示 CoPoS-R 及 CoPoS-L 架構，是群創針對 Chiplets 與 HPC 應用優化的兩種 CoPoS 變體，目標是在面板級基板上實現高密度 chiplet 互連，支援多 chiplet 之間的超高速、低延遲通訊（如 UCIe 協議）。

不過，要實現 Chiplets 大規模應用，仍須克服面板翹曲控制、微米級對位精度、高密度 RDL 製程及高功耗散熱等挑戰。

10M10P RDL 瞄準 AI 伺服器　支援 HBM 高速互連

在 Networking、Server 及 HPC 應用方面，群創展示最高階封裝架構，採用 Embedded Substrate 搭配 10M10P RDL 設計。

其中，「10M10P」代表 10 層金屬層（Metal Layer）搭配 10 層鈍化層，遠高於目前一般有機基板 4 至 6 層 Build-up 架構，可提供更高 I/O 密度、更複雜的訊號路由及更完善的電源完整性（PDN）。

此架構可支援 HBM 高頻寬記憶體、多顆 GPU 及 CPU Chiplets 之間 TB/s 等級資料傳輸，是未來 AI 伺服器、高速交換器及大型運算平台的重要封裝方向。

基板技術從有機材料走向玻璃核心

群創也透過三個剖面圖清晰展示 Chip-Last / CoPoS 所依賴的基板演進路徑。

第一代仍以 Flip-Chip 有機基板為主，但受限於熱膨脹係數（CTE）、翹曲控制及線寬線距限制，已逐漸難以滿足大型 AI 晶片需求。

第二代採用 Fan-out 搭配 INX RDL 基板，可提供更細的線寬線距、更薄基板及更佳訊號表現，適合中高階 Chiplets 封裝。

第三代則進一步導入嵌入式核心及 10M10P RDL，可支援極高密度互連，若搭配玻璃核心及 TGV（Through-Glass Via）技術，更能兼顧低翹曲、高平整度及高速訊號傳輸，成為 CoPoS 平台的重要基礎。

玻璃基板被視為 CoPoS 關鍵　群創積極投入驗證

作為台積電規劃的下一代面板級先進封裝平台，CoPoS 最大的特色在於採用大型方形玻璃面板取代傳統圓形晶圓進行封裝。

以群創 G3.5 玻璃基板（620×750 毫米）為例，相較圓晶約 70% 至 80% 的材料利用率，方形面板可提升至 95% 以上，不僅能在單次製程中容納更多晶片，也有助於提高產能並降低製造成本。

再搭配 Chip-Last 製程、高密度 RDL 以及嵌入式基板設計，可望改善大型 AI 晶片封裝所面臨的翹曲、散熱及電源傳輸等問題。

在這套技術架構中，玻璃基板被視為不可或缺的核心材料。與目前主流的有機基板或矽中介層相比，玻璃基板具有更高的平整度與更低的翹曲特性，有利於大尺寸封裝及多層 RDL 堆疊；其熱膨脹係數（CTE）可依需求調整，可降低晶片與基板間的熱應力；此外，玻璃本身介電損耗較低，更適合高速、高頻訊號傳輸。

另一項關鍵技術則是 TGV（Through-Glass Via，玻璃穿孔導通）垂直互連。群創目前正積極投入相關技術開發，市場預期最快可望於 2028 年至 2030 年間進入量產階段。

目前群創也已與台積電及日本基板大廠 Ibiden 合作推動 CoPoS 玻璃基板驗證，其發展方向聚焦於高密度 RDL 與 TGV 技術，與 CoPoS 平台需求高度契合，被外界視為未來玻璃基板供應鏈的重要一環。

CoPoS 仍面臨量產挑戰　未來 2 至 3 年將成產業觀察重點

不過，CoPoS 與玻璃基板距離全面商業化仍有不少技術門檻待克服，包括大尺寸面板的翹曲控制、TGV 製程的良率與成本、高密度 RDL 所需的電鍍與微影精度，以及異質整合封裝的測試驗證與整體供應鏈成熟度等，都是業界持續投入研發的重點。

為加快技術落地，群創近年也積極攜手設備供應商展開合作，例如導入東捷科技的雷射加工設備，以及友威科 (3580-TW) 的電漿蝕刻技術，加速相關製程驗證。

展望未來，隨著台積電逐步推動 CoPoS 平台進入量產階段，市場預期未來兩到三年將是玻璃基板從研發驗證邁向商業化應用的重要時期。屆時，玻璃基板可望與現有 ABF 有機基板形成互補，甚至在部分高階封裝市場逐步取代傳統方案。

從應用角度來看，不同產品對基板技術的需求也將更加明確。成熟的有機基板仍適用於中低階封裝產品；中高階 Chiplets 應用則可望以高密度 RDL 基板為主；至於 AI 伺服器、高效能運算（HPC）等對頻寬與 I/O 密度要求最高的市場，則預料將朝向玻璃核心、TGV 垂直互連與多層 RDL 相結合的 CoPoS 架構發展，而群創此次公布的技術藍圖，也被視為觀察下一代先進封裝發展方向的重要參考。