AI算力持續擴張，也讓高功耗問題快速浮上檯面。台積電(2330-TW)(TSM-US)處長陳燕銘今(1)日出席論壇時表示，隨著AI運算能力持續提升，加上3D堆疊與異質整合深化，未來五年單一系統的總功耗將增加約6倍，供電與散熱將成為下一世代AI系統持續擴張的兩大關鍵，產業也將從過去晶片層級的最佳化，進一步走向系統技術協同最佳化(STCO)。
陳燕銘指出，2024年至2029年，CoWoS封裝尺寸將從3.3倍光罩擴大至超過14倍光罩，隨著整合的運算邏輯增加，單一封裝內的運算電晶體規模預計提高約48倍；記憶體方面，同期間，單一封裝的HBM總頻寬預估增加超過34倍，其中I/O數量約增加1倍，每個I/O的傳輸速度則提高約6倍。
隨著晶片朝向異質整合方向前進，功耗也大幅提升，衍生散熱與供電兩大挑戰，為解決供電挑戰，台積電正在把電容、穩壓器等元件移得更靠近運算晶片，縮短電力從電路板送進封裝的距離。
陳燕銘指出，現階段高效能運算(HPC)與AI系統多由PCB上的穩壓器(Voltage Regulator)負責降壓，將較高輸入電壓轉換成晶片所需的低電壓。不過，隨著AI晶片功率大幅提升，在工作電壓持續下降的情況下，系統所需電流同步攀升，也使PCB走線與電源供應面臨更嚴重的壓降(IR Drop)及功率損耗問題。
他以系統功率自600瓦提升至1,400瓦為例，功耗將增加超過5倍，不僅降低供電效率，額外損耗也會轉化為熱，進一步加重整體散熱負擔，顯示未來供電與散熱已無法分開處理。
針對供電瓶頸，陳燕銘表示，首要方向是降低阻抗，目前可透過在SoC內整合高密度電容，降低高頻區域的阻抗與電壓波動，但受限於晶片面積，擴展性有限，因此下一步將高密度電容進一步導入中介層，以提供更大範圍的阻抗改善。
不過，僅靠電容仍不足以因應未來高功率AI需求。陳燕銘指出，產業正尋求更高效率的供電架構，方向是讓電源逐步從PCB往封裝端靠近，包括移至載板，甚至最終將IVR直接整合進中介層，以縮短大電流傳輸距離、降低阻抗與功率損耗。
在散熱方面，陳燕銘表示，為避免AI系統撞上「Thermal Wall」，未來必須同步最佳化機構、材料與設計，台積電已透過相關系統協同設計，展示最高約40%的熱阻改善。
陳燕銘進一步指出，散熱效能提升並非單一材料即可完成，而是涵蓋蓋板(Lid)設計等，且隨著晶片功率持續攀升，整體產業也將從氣冷快速轉向液冷，並持續壓低熱傳路徑中的介面熱阻。液冷架構也正快速演進，未來除了傳統Cold Plate外，也正與系統夥伴合作，朝微通道(Microchannel)、Jet Impingement以及雙相冷卻(Two-phase Cooling)等新型液冷技術推進，最終目標則是進一步整合封裝與散熱結構，甚至完全移除熱介面材質(TIM)。
陳燕銘指出，TIM雖然可填補晶片、Lid與Cold Plate之間的接觸間隙，但本身也是熱阻來源，因此長期理想方向，是縮短甚至消除晶片至冷卻液之間的介面，讓散熱系統直接與封裝或晶片結構整合，進一步提升高熱通量AI晶片的散熱效率。
除供電與散熱外，陳燕銘也強調，僅靠製程技術已不足以完成高度複雜的AI系統設計，未來必須透過標準化設計方法與EDA工具，將晶片、封裝、記憶體、供電、散熱等要素共同納入設計流程，並進一步導入AI-driven EDA，提高設計自動化與系統最佳化能力。
陳燕銘表示，AI將持續推動電晶體、異質整合與3D封裝技術演進，而下一世代AI系統中，STCO已成為不可避免的發展方向，未來必須仰賴設計、架構、材料、EDA工具與供應鏈夥伴共同合作，才能持續推進AI平台效能與能源效率。
