韓媒週一 (20 日) 報導，南韓科技巨擘三星電子成功將下一代儲存半導體 3D DRAM 堆疊到 16 層。
三星電子執行副總裁 Siwoo Lee 在 14 日的國際記憶體研討會 (IMW) 2024 上與記者見面時表示：「三星在內的一些公司已成功將 3D DRAM 堆疊到 16 層」。他補充說：「現在不是量產階段，而是可行性驗證階段」。
3D DRAM 是一種稱為「垂直堆疊單元陣列電晶體 (VS-CAT)」的新一代記憶體，其概念是像堆疊紙張一樣垂直堆疊 DRAM 單元。三星電子透過 VS-CAT 和垂直通道電晶體(VCT) 等，旨在在下一代 DRAM 市場中拉開技術差距。
李石宇副會長曾在美國美光負責下一代記憶體研究。去年被三星電子引進。
三星電子高層提到的 3D DRAM 是垂直堆疊單元的 VS-CAT。與現有的 DRAM 結構相比，可以放入較多的單元，且電流干擾現象較少。
VS-CAT 預計將與現有的 DRAM 不同，透過結合兩張晶圓來製造。也就是說，將周邊 (邏輯) 和儲存單元分別附加。這與 YMTC 的 Xtacking 概念相似。
產業相關人士稱，在 3D DRAM 的情況下，如果像現有 DRAM 一樣將周邊附加在單元層旁邊，則會出現面積過大的問題，為了解決這個問題，必須在不同的晶圓上製造驅動周邊和單元，然後將其附加。預計 3D DRAM 堆疊將應用晶圓對晶圓 (W2W) 形式的混合鍵合。 W2W 鍵合已應用於快閃記憶體和 CMOS 影像感測器(CIS)。
三星電子當天在小組討論環節也提到了 3D DRAM 的背面供電 (BSPDN) 應用可能性。 BSPDN 是一種將電力和訊號線佈置在背面的技術，可以解決互連瓶頸等問題，預計將用於 2 奈米以下的尖端非儲存製程。三星電子首次提到 DRAM 的 BSPDN 應用可能性。
三星電子除了 VS-CAT 之外，還在研究將電晶體結構垂直堆疊的 VCT 形式的 3D DRAM。
業界將 VCT 稱為 4F 平方。 4F 平方是三星電子最近正在研究的單元陣列結構。據稱，與 6F 平方相比，晶片尺寸可減少約 30%。業界預計 VCT 結構將用於 10 奈米以下的 DRAM，並被評為解決微細化極限的關鍵之一。
三星電子計畫在 2025 年推出的樣品也是 VCT 形式的 3D DRAM。Lee 在被問及明年將公開何種形式的 3D DRAM 樣品時回答說：「（明年公開的）不是 3D DRAM，而是 4F 平方」。
SK 海力士和美光 (MU-US) 等公司正在集中開發堆疊單元形式的 3D DRAM。 SK 海力士高層相關人士表示：「尚未決定是否進行 4F 平方開發」。
