韓媒最新報導指出，高頻寬記憶體 (HBM) 的一大演進趨勢是堆疊層數的增加，在目前的 HBM4 世代主流堆疊層數是 12/16。JEDEC 在制定 HBM4 規範時已放寬一次堆棧高度限制，從 720μm 提升到 775μm。
根據《ZDNET Korea》與《ETNEWS》報導，面對下一代堆疊可達 20 層的 HBM，行業正考慮進一步放寬高度限制至 800μm，甚至更多。
若想在現有的 775μm 內，以現有堆疊容納 20 層 DRAM，則須對 DRAM 晶圓進行大幅減薄，這將增加晶圓損壞的風險，進一步降低 HBM 良率。
報導指出，削減整體堆疊厚度另一方向是降低兩層 DRAM 間距，這需要從鍵合方面著手。目前被用於 NAND 快閃記憶體的混合 (銅) 鍵合可大幅度降低間距，但其技術難度極高的同時，也需要大量的設備投資。若高度限制被放寬，混合鍵合的導入也將被延後。
《ZDNET Korea》還提供另一個視角，台積電在先進封裝領域佔據主導地位，對標準的制定也有很大話語權，而台積電推動的 3D 先進封裝技術 SoIC 會導致與 HBM 堆棧配套的 XPU 複合體增高，這為 HBM「長高」提供了天然裕量。
